並列処理の表現と実行に関する限り、現在の処、最も自然と考えられるデータ駆動方式に注目し、 ネットワーキング向きデータ駆動プロセッサCUE (Coordinating Users' requirements and Engineering constraints)のVLSI化などを核に、 将来のネットワーキングアーキテクチャの実現法の研究を進めています。
将来のインフラストラクチャとしてのマルチメディアネットワーキング環境の実現
図1. マルチメディアネットワーキング環境近年では情報のデジタル化技術の発達により動画像，音声などのメディ アデータを通信することが求められています．これらのメディア処理に は時間制約があるため，これを満たすことが重要です．しかしネットワー クにおける通信要求は非定型かつ多重に発生するため，既存のノイマン 型プロセッサでの実現では
- 非定型に発生するプロセスのスケジューリングは困難
- 疑似的多重処理のため、多重度の増加に伴いオーバヘッドが増加
といった問題があります．そのためメディア処理やプロトコル処理を時 間制約を守りつつ多重に実行することが困難です。
そこで本研究室では，メディア処理・プロトコル処理を動的データ駆動 原理に基づくデータ駆動プロセッサCUE(Coordinating Users' requirements and Engineering constraints)で行うことを提案しています．
● データ駆動プロセッサCUEによる実時間実行支援システムRESCUE (Realtime Execution System for CUE series data-driven processors)
音声・動画像処理などのデータ駆動型実現法を支援するRESCUEを研究・開発しています。 RESCUEは以下の機能から構成されています．- 仕様記述環境
要求仕様記述からのプログラムの直接生成，記号実行に基づくプロトタ イピング，プログラム実行時の性能予測，エミュレーションの支援 - エミュレータ
(国内外の特許を取得)
データ駆動プロセッサのパイプラインステージ水準のエミュレーション検証支援
図2. RESCUE frontend GUI (ROSE)
RESCUE のデモ(rm 形式, 34Kbps/Total253 KByte)
● マルチメディアネットワーキング向きプロセッサアーキテクチャ
※データ駆動プロセッサの研究経緯はこちらにあります。
- ☆ データ駆動・制御駆動ハイブリッドプロセッサ
データ駆動プロセッサの優れた実時間多重処理性を維持しかつ、逐次処理においても高いスループットを達成するために、データ駆動と制御駆動のハイブリッドアーキテクチャを提案し，提案アーキテクチャに基づくプロセッサCUE-v2 の設計・試作を行いました． (国内外特許を取得)。
CUE-v2 はデータ駆動プロセッサの持つ優れた応答性を持ちつつ，逐次処理においても高いスループットを達成することを目的としています． この目的を達成するため，CUE-v2 はデータ駆動プログラムと制御駆動プログラムを同一のパイプラインで命令単位に混在して実行する Hybrid アーキテクチャを採っています．図3 に示すように，パイプラインの殆どをデータ駆動命令と制御駆動命令の双方で共有しており， 循環パイプライン型データ駆動プロセッサからみれば分岐予測機構とout of order 実行スーパスカラ用の レジスタリネーミング機構を付加した形になり，スーパスカラ側から見ればデータ駆動用の循環パスを付加した形になっています． どちらの実行方式でも生じるオペランドの待ち合わせを， Firing Control(スーパスカラで言えば Reservation Station)で行います． これにより限られたパイプライン資源を有効に利用し，並列処理においても逐次処理においても高いスループットを達成することが可能になりました．平成14年度から15年度にかけて、STARC(半導体理工学研究センター)との協同研究により、この CUE-v2 のLSIの設計開発を行いまし た． 本LSIは，TSMC社の0.18um CMOSプロセスを用い，5mm角のチップとし て実現されています．論文発表、 国内外の特許出願中．
図4 に示すように CUE-v2 は複数のオンチップメモリと PLL およびパイプラインのロジックで構成されています． ロジック部分の配置配線にはタイミング優先のアルゴリズムが用いられているため各モジュールは矩形に分割されていません．
図3. CUE-v2 のパイプライン構成
図4. 試作された CUE-v2 とそのパッケージ
- ☆ データ駆動チップマルチプロセッサ
平成18年度から総務省の戦略的情報通信研究開発推進制度(SCOPE) 産学官連携先端技術開発の支援を受け、 1チップにCUE-v2を4つ集積したCUE-v3（e-shuttle、90 nm、5mm角）を開発しました。
図5. CUE-v3 チップとその検証・評価ボード
- ☆ 超低消費電力化ネットワーキングプロセッサ
平成19 年度より、独立行政法人科学技術振興機構戦略的創造研究推進事業(CREST)の支援を受けて、 超低消費電力化データ駆動ネットワーキングシステムを研究しています。
これまでに、性能あたりの消費電力を劇的に削減するため、CUE-v3を最適化したプロセッサコアULP（Ultra-Low-Power）-CUEを提案し、ULP-CUEを1チップに4つ集積したULP-DDCMP（Ultra-Low-Power Data-Driven Chip MultiProcessor）を設計しました。
ULP-DDCMPでは、真に動作処理中の部分に電力消費が原理的に極限される自己同期型パイプライン実現を採用し、超低消費電力化のため、細粒度パワーゲーティングと動的電源電圧制御を付与しました。これまでに、ULP-DDCMP（e-shuttle、65nm、4.2mm角）をVLSI試作しました。
図6. ULP-DDCMPチップとその検証・評価ボード
現在は、災害など緊急時であっても限られた電力の中で安心して通信できるように、ULP-DDCMPを活用して、通信の輻輳を回避すると同時にプロセッサを過負荷状態に陥らせないアドホックネットワーキング方式の実現法を研究しています (国内外特許を出願中) 。
☆研究成果国際シンポジウム（2011.8.3）「International Symposium on Technology Innovation and Integration for Information Systems with Ultra-Low-Power (JST-CREST)」の発表資料（プロジェクト概要，スライド）
- 仕様記述環境
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